L’azienda, insieme ad altre, sta perseguendo un nuovo paradigma per concentrare un numero maggiore di transistor sui chip: la costruzione in profondità.
IBM ha realizzato un nuovo prototipo di chip con circa 100 miliardi di transistor su un’area grande quanto un’unghia, il che rappresenta il doppio della densità della precedente tecnologia all’avanguardia dell’azienda annunciata nel 2021. Questo progetto potrebbe aprire la strada a computer più veloci ed efficienti dal punto di vista energetico per gli anni a venire.
Per oltre mezzo secolo, i produttori di chip sono riusciti a realizzare computer sempre più potenti seguendo il principio chiave della Legge di Moore: concentrare un numero sempre maggiore di transistor sul chip. Per farlo, hanno ridotto le dimensioni dei transistor — i minuscoli interruttori che eseguono i calcoli — in modo progressivo. Ma negli ultimi 15 anni, i transistor si sono avvicinati al punto in cui la meccanica quantistica inizia a interferire con il loro funzionamento: dimensioni di appena poche decine di nanometri. Non possono diventare più piccoli.
Pertanto, per inserire più transistor su un chip, gli ingegneri di tutto il settore stanno valutando un cambiamento di rotta verso un approccio familiare agli urbanisti: costruire in altezza. Giovedì, IBM ha annunciato di aver creato un chip che utilizza questa strategia. La nuova architettura, nota come «nanostack», impila verticalmente i transistor in due strati su un chip di silicio.
«Non si tratta solo di un passo incrementale», ha affermato Jay Gambetta, direttore di IBM Research, durante una conferenza stampa martedì. «È un significativo balzo in avanti». Entro un decennio, prevede Gambetta, i chip con nanostacking saranno ampiamente utilizzati nei data center, dove la loro maggiore efficienza potrebbe aiutare le strutture a gestire meglio il proprio consumo energetico.
«Senza dubbio, si tratta di una trasformazione», afferma Dan Hutcheson, vicepresidente di TechInsights, una società di analisi tecnologica. «Questo sposta la roadmap di altri 10, 15 anni in avanti».
Rispetto alla precedente architettura all’avanguardia di IBM, secondo quanto riferisce l’azienda, i chip realizzati con questo nuovo approccio possono svolgere fino al 50% di lavoro in più nello stesso lasso di tempo ed essere fino al 70% più efficienti dal punto di vista energetico.
L’architettura offre un metodo generale per la disposizione dei transistor, e IBM collaborerà con i produttori di semiconduttori per realizzare i chip veri e propri. Si prevede che i progettisti di chip adotteranno questo design in molti tipi diversi di chip, tra cui GPU e CPU. «Mi aspetto di avere molte conversazioni con i progettisti su come potranno utilizzare questa tecnologia», ha dichiarato Huiming Bu, vicepresidente di IBM per la ricerca e lo sviluppo globale nel settore dei semiconduttori, durante la conferenza stampa in cui è stato annunciato il nuovo design.
Una torta a strati
Gli ingegneri hanno creato il nuovo chip di IBM strato dopo strato, come una torta. Iniziano fabbricando i transistor su uno strato di silicio. Quindi posizionano uno strato di silicio sopra questi dispositivi e fabbricano un altro strato di transistor direttamente sopra di esso. Infine, realizzano le connessioni elettriche tra i due strati di transistor. Questo tipo di impilamento verticale, che combina due tipi di transistor, è noto come transistor a effetto di campo complementare, o CFET, spiega Qing Cao, professore di scienza dei materiali e ingegneria presso l’Università dell’Illinois a Urbana-Champaign, che non ha partecipato al lavoro.
L’azienda non è l’unica a perseguire questo approccio generale. I maggiori produttori di chip — Intel, Samsung e TSMC — e il laboratorio di ricerca concorrente Imec in Belgio stanno studiando i CFET. IBM afferma che il proprio progetto si distingue per il fatto che i transistor del secondo strato non si trovano direttamente sopra quelli del primo strato; sono invece sfalsati, il che, secondo l’azienda, semplifica il cablaggio, oltre a offrire altri vantaggi.
I CFET come quelli dell’architettura nanostack di IBM si contrappongono a un altro approccio comune alla realizzazione di chip a due livelli, come il 3D V-Cache di AMD e la futura tecnologia LogicFolding di Huawei, afferma Cao. In tali approcci, gli ingegneri realizzano i transistor su ciascun strato del chip in modo indipendente prima di unirli tra loro. Il nuovo metodo di IBM consente un allineamento più preciso degli strati, aspetto importante per le prestazioni data l’estrema miniaturizzazione dei transistor, afferma Cao.
Il nanostacking si basa su un approccio denominato tecnologia a nanosfogli, utilizzata per realizzare i transistor all’avanguardia fin dal 2022 circa. Un transistor è essenzialmente un tubo attraverso cui fluiscono gli elettroni, dotato di una valvola in grado di aprire o chiudere il flusso. All’interno del transistor, gli elettroni si muovono attraverso una zona del silicio chiamata canale. Nell’approccio nanostack di IBM, il canale è costituito da tre nanosheet, ciascuno dello spessore di 15 atomi, distanziati di nove nanometri l’uno dall’altro.
Ogni generazione di chip ha un nome. IBM definisce la propria tecnologia nanostack «sub-nanometrica» o «0,7 nanometri», seguendo una convenzione di lunga data del settore secondo cui ogni generazione prende il nome da una lunghezza sempre più piccola. Tuttavia, «0,7 nanometri» è un termine di marketing e non corrisponde ad alcuna caratteristica fisica del chip. La distanza tra i transistor «è rimasta a circa 40 nanometri per un periodo di tempo piuttosto lungo», afferma Cao.
Passare alla produzione
Guardando al futuro, i produttori di chip possono provare ad aumentare la densità dei transistor aggiungendo più livelli, come ha suggerito Bu nella conferenza stampa. Tuttavia, secondo Cao, dovranno affrontare alcune sfide pratiche. Il processo di produzione introduce errori, il che significa che un certo numero di chip risulta difettoso al momento della creazione. «In questo caso si sta aggiungendo un altro strato sopra, quindi se lo strato superiore o quello inferiore si guastano, l’intero chip smetterà di funzionare», spiega Cao. Il tasso di guasto risultante sarà più elevato rispetto a quello dei chip a strato singolo, e ciò comporterà costi elevati.
Un’altra sfida fondamentale è quella che Cao definisce «il bilancio termico». In sostanza, significa che gli ingegneri devono capire come costruire ogni strato senza fondere le connessioni con quello sottostante. Ciò implica mantenere i processi di produzione al di sotto dei 400 °C. IBM ha scoperto come realizzare il secondo strato a una temperatura sufficientemente bassa, anche se l’azienda non rivela i propri metodi.
Anche il mondo accademico sta lavorando alla questione. Il gruppo di Cao, ad esempio, ha messo a punto un metodo per impilare i transistor strato su strato, in cui il secondo strato viene creato con processi a temperature inferiori ai 200 °C. Ciò è reso possibile dall’utilizzo di un tipo di transistor noto come “transistor senza giunzione”, che può essere realizzato senza una fase tipicamente necessaria chiamata “drogaggio” — un processo che consiste nell’iniettare atomi diversi dal silicio nel silicio per regolare le proprietà del materiale. Il drogaggio è solitamente la fase più calda della fabbricazione dei transistor. Cao ritiene che, dal punto di vista della gestione termica, il suo approccio potrebbe essere più facile da scalare su più livelli, sebbene la sua dimostrazione sia solo una prova di principio.
Tuttavia, Cao ritiene che il lavoro di IBM sia «rivoluzionario» perché dimostra come impilare i transistor «su un wafer intero utilizzando una linea di produzione all’avanguardia». Il nuovo approccio fa progredire il settore, afferma: «Mi interessa sapere quale sarà la loro applicazione di punta».
Immagine di copertina: il prototipo di chip da 0,7 nanometri di IBM presenta transistor disposti su due strati per aumentare la densità. Foto: IBM
